人工智能（Artificial Intelligence，AI）、深度學習、云計算、超級電腦等前沿技術正在引領著科技飛速發(fā)展，他們都有一個共同的特點：高性能芯片。
全球的科技界企業(yè)，如Google、Amazon、Intel、NVIDIA和AMD等都在投入巨大資源開發(fā)相關領域；中國的科技企業(yè)，如華為、阿里巴巴、百度、騰訊等也持續(xù)發(fā)力，為欣欣向榮的人工智能技術浪潮推波助瀾。
未來，包括中央處理器（CPU）、圖形處理器（GPU）、專用集成電路（ASIC）、現場可編程門陣列（FPGA）等智能硬件芯片都將高速增長。

01摩爾定律放緩
自半導體及芯片發(fā)明以來，主流的發(fā)展方向是對摩爾定律的延伸。不斷縮小的晶體管制程能夠縮小芯片尺寸、提升芯片承載晶體管數，從而提升芯片算力、速度及性能、減小功耗、降低成本。
隨著制程（柵極或溝道的等效寬度）工藝進入納米級別，制程的提升越發(fā)艱難，主要的阻礙來自兩方面。一是量子隧穿效應（短溝道效應的一種）使得晶體管漏電、芯片發(fā)熱，導致芯片性能下降、功耗增加。雖然該技術難題已在部分實驗室利用碳化硅等新材料取得小規(guī)模突破，但尚未發(fā)展至可商業(yè)化的程度。
另一原因是先進制程芯片研發(fā)和制造成本高居不下，良率卻越來越低。根據 IBS和 Gartner預測，5nm 的總設計成本高達~5億美元；EUV光刻機、掩膜等價格也隨技術提升不斷拉高芯片代工成本。同時，韓國媒體Chosunbiz消息，三星和臺積電3nm半導體良率均難以超過60%（據稱臺積電3nm良率在55%左右）。低良率顯著增加了芯片的制造成本和銷售壓力，蘋果因此為其 A17處理器芯片談下了更便宜的價格。
摩爾定律放緩，芯片特征尺寸已接近物理極限，先進封裝技術成為延續(xù)摩爾定律的重要途徑，主流廠商以期在不犧牲小制程芯片的高性能、小體積、低功耗的基礎上，利用封裝技術降低成本，彌補先進制程前進的困難。
先進封裝是指通過優(yōu)化連接，在同一個封裝內集成不同材料、線寬的半導體集成電路和器件等方式，提升集成電路的連接密度和集成度的前沿封裝形式和技術。目前，帶倒裝芯片（FC）結構封裝、晶圓級封裝（WLP）、系統(tǒng)級封裝（SiP）、2.5D/3D 封裝等均被認為屬于先進封裝范疇，其中2.5D/3D封裝增速在先進封裝多個細分領域中位列第一。

02什么是 2.5D封裝

TrendForce報告指出，聊天機器人等生成式AI應用爆發(fā)式增長，造成了2023年AI服務器開發(fā)大幅擴張和對高端 AI芯片的高度依賴，在 2024年預計將帶動先進封裝產能增長30~40%。

先進封裝處于晶圓制造與封測制程中的交叉區(qū)域，涉及 IDM、晶圓代工、封測廠商，市場格局集中。全球主要 6家廠商合計處理超過80%的市場份額，包括英特爾、三星 2家 IDM廠商，1家代工廠商臺積電，及全球排名前三的封測廠商日月光、Amkor和JCET。

封裝技術發(fā)展歷程。圖源：東吳證券研究所

根據Yole報告數據，2021年，先進封裝市場規(guī)模約 375億美元，占整體封裝市場規(guī)模的44%，預計到2027年將提升至占比53%，約650億美元。其中，2.5D/3D 封裝多應用于(x)PU, ASIC, FPGA, 3D NAND, HBM, CIS 等。

半導體封裝路線圖。圖源：yole

從發(fā)展歷史來看，2.5D封裝技術應用始于2010年代，是一種先進的異構芯片封裝，能將多顆芯片做高密度的信號連接，集成進一個封裝。它的主要特征包含三層立體結構：1）主芯片等多顆芯片長微凸塊后倒裝；2）含硅通孔 (TSV) 的介質層（Si interposer）制作凸塊或錫球后，對應上下兩層結構；3）將介質層倒裝到基板上。

先進2.5D封裝技術的三層特征結構。圖源：Amkor

采用如此復雜的封裝結構原因有很多，顯示了2.5D封裝的一些優(yōu)點。為了滿足運算速度不斷提升的需求，內存與主芯片的物理距離越趨靠近。距離的減小意味著時間延遲的縮短和電子信號質量的優(yōu)化，可實現更高速度，而且降低能耗。滿足要求的硅介質層（Si Interposer）對接技術應運而生，封裝技術進入到2.5D時代。

先進封裝趨勢。圖源：Amkor

另一個原因是HBM數據并行位寬有 1024比特，HBM有大約 4,000個出球(輸入/輸出/電源/地)，與主芯片對接需要非常高的連接密度。傳統(tǒng)的 FCBGA基板線寬已無法滿足這樣的高密度連接要求，必須升級至 2.5D硅介質層連接。

隨著制程節(jié)點的推進，在高性能要求、SerDes高速傳輸需求、上市時間壓力等整體綜效的考量下，市場朝著系統(tǒng)級芯片（SoC）設計的發(fā)展步伐并不一致。部分將采用 2.5D異構芯片封裝解決方案，將多顆SerDes 芯片與主芯片集成。

此外，還有一些良率方面的考量。功能強大的高端芯片需要更大的芯片面積，預計良率也較低。因此，在設計上將一個大芯片分解成多個較小的芯片，然后通過 2.5D異構芯片封裝，就能提高良率并且降低成本。

在2.5D封裝中，TSV（Through-Silicon Via）硅介質層技術能夠實現高密度連接，它通過在芯片上穿孔并填充導電材料，實現芯片內、芯片間以及芯片與封裝之間的垂直連接。此外3D TSV難度較高，僅有頭部Foundry廠可以做，2.5D TSV通常比3D TSV尺寸更大，密度更小，制作難度更低，目前 OSAT封測廠可以加工。2.5D封裝實現成本、性能和可靠性的完美平衡。

2.5D 硅介質層TSV連接。圖源：Amkor

在完成硅介質層中段模塊以后，它便能被貼合上封裝基板，形成異構性 2.5D封裝。在2011年Xilinx推出行業(yè)首個2.5D FPGA Vertext-V7時，負責封裝的就是 Amkor，其在2009年開始研發(fā)2.5D封裝。
Amkor 已經開發(fā)出兩種主要的2.5D封裝平臺，基板上芯片（Chip on Substrate，CoS）和晶圓上芯片（Chip on Wafer，CoW）。CoS 于 2014 年開發(fā)完成，并導入大規(guī)模生產。CoW 平臺為新的升級結構制程，在 2018年開始大規(guī)模生產。

CoS 制程首先將介質層貼合至基板，然后將多個芯片貼合至介質層，形成異構性封裝。先完成制程中的 RDL（ReDistribution Layer，重布線層）之后，再將芯片貼裝至 RDL介質層，這樣的制程有個特別的名詞— RDL First 或Die Last。這樣的優(yōu)點在于可以做中段試驗，它能標記、淘汰不合格的半成品介質層，避免其再被封裝而浪費其它昂貴的芯片，實現更高的良率。

CoS制程。圖源：Amkor

CoW封裝是從 CoS提升結構的下一代技術，它采用硅晶圓作為基板的晶圓級封裝技術。相較之下，CoW首先將芯片貼合到介質層，然后晶圓級塑封，最后再將它們連接到封裝基板上。此技術的優(yōu)點是：能提供更強壯的物理結構，以滿足更大芯片尺寸和更大介質層尺寸的封裝技術要求。

晶圓級芯片封裝。圖源：Amkor

HDFO（High-Density Fan-Out，高密度扇出性封裝）, 先將有微凸塊的芯片貼合至 RDL 預布線的介質層，切單后再倒裝至 FCBGA 基板以完成異構芯片封裝。類似 CoW但是沒有TSV結構的晶圓級封裝，保持了高密度連線，出色的信號質量，進一步降低封裝成本，是下一代的異構芯片封裝的發(fā)展方向。HDFO 異構芯片封裝已成功用于多種應用，包括網通、服務器，以及多種 GPU 和 FPGA 等結構。

HDFO封裝互連芯片(a)，然后將中段組裝產品貼合到基板(b)。圖源：Amkor

在2.5D先進封裝技術領域，臺積電也給出了他們的答案——CoWoS——全稱Chip on Wafer on Substrate。CoWoS由CoW和oS組合而來：先將芯片通過Chip on Wafer（CoW）封裝制程連接至硅晶圓，再把CoW芯片與基板（Substrate）連接整合成CoWoS。CoWoS 技術能夠提高系統(tǒng)性能、降低功耗、縮小封裝尺寸，也為臺積電在后續(xù)的封裝技術保持領先奠定了基礎。

CoWoS結構。圖源：科技前線陣地

CoWoS的關鍵技術點主要如下。多芯片集成：將不同功能的芯片（如CPU、GPU、內存芯片等）集成到一個封裝中，這些芯片可以采用不同的制造工藝節(jié)點，從而實現最佳的性能和成本效益組合。硅介質層（Interposer）：CoWoS技術的核心組件，提供了高密度的互連網絡，其上的微凸塊（μBumping）和TSV實現了芯片間的高速數據傳輸。高效散熱：多芯片集成的封裝需要有效的散熱管理，CoWoS技術通過優(yōu)化的封裝設計和材料選擇，可以實現高效散熱，從而確保芯片在高負載下穩(wěn)定運行。

CoWoS一般流程。圖源：Tom聊芯片智造

擴展閱讀-CoWoS一般工藝流程

1. Passivation：首先，對硅基板進行鈍化處理，在表明生成氧化硅薄膜，以保護其表面免受環(huán)境影響。

2. TSV轉換板形成：在鈍化的硅基板上先刻蝕硅通孔，后電鍍銅，完全填充硅孔，用于實現垂直方向的電氣連接。

3. UBM工藝：在TSV轉換板上沉積一層金屬，作為后續(xù)植球的基底。

4. 臨時鍵合：使用臨時鍵合膠劑將TSV轉換板（interposer）鍵合到載體carrier上。

5. Backgrinding：對硅基板的背面進行機械研磨，去除大部分材料，減薄晶圓。這一步驟使整個晶圓更薄，更適合疊加。

6. Si Etching, Passivation, and Cu Revealing：刻蝕去除多余的硅，鍍氧化硅薄膜，并露出TSV的銅部分。

7. C4 Wafer Bumping：在芯片上形成凸點焊球，便于芯片間的電氣連接。

8. 第二次臨時鍵合：使用臨時鍵合膠將TSV轉換板鍵合到第二個載體（carrier #2）上，進行進一步的處理。

9. 去鍵合載體#1（De-bonding Carrier #1）：解鍵合將晶圓從第一個載體上分離。

10. Chip-on-Wafer, Underfill：將芯片通過倒裝焊接到TSV轉換板上，并進行底填充。圖中只列出了一種芯片，一般在CoWoS有多種芯片，這里只是示意圖。

11. 去鍵合載體#2和切割：通過解鍵合技術將TSV轉換板從第二個載體上分離，并將其切割成一粒一粒的狀態(tài)。

12. 封裝：將11中的成品組裝到封裝基板上，并進行最終的測試和底填充。

03CoS/CoWoS散熱方案

CoWoS封裝允許更有效地分布和散熱，有助于在高性能計算中維持穩(wěn)定的溫度，避免過熱導致的性能下降或損壞。CoWoS包括多層高導熱熱沉結構，這些熱沉層可以是銅或其他高導熱材料，能夠在封裝內提供多層散熱路徑，有效地將熱量從芯片傳導到外部散熱系統(tǒng)；TSV技術使得熱量能夠從芯片通過垂直方向高效傳導，減少了水平傳導帶來的熱阻，也減少了芯片之間的熱干擾；同時，CoWoS可在封裝中集成和專門設計更復雜的熱管理結構，如熱管、散熱片等，減少熱點和熱積累問題，有效分散和傳導熱量來進一步提高散熱效率。

在臺積電已實現的CoWoS-S5帶散熱片的蓋式封裝解決方案中，其在蓋子和芯片之間插入特殊的非凝膠型熱界面材料（non-gel type TIM）。此前在封裝中通常使用的熱界面材料為凝膠型TIM，然而其 3~10 W·m^-1K^-1的熱導率在可靠性測試后會出現嚴重的覆蓋性能退化，無法滿足高性能計算和人工智能領域對高功率的需求。新型非凝膠型TIM（膜），熱導率超過20 W·m^-1K^-1，集成在CoWoS-S5中后可靠性測試結果優(yōu)異。隨著封裝集成度的提升，散熱重要性日益增加。

從散熱角度來看，CoWoS封裝技術為高功率和高性能應用提供了更優(yōu)異的散熱性能，但其工藝復雜、成本較高，相比CoS生產工藝需要額外的步驟和技術，例如晶圓級封裝、多層熱沉的集成和高性能材料的使用，通常都會增加制造成本。例如，NVIDIA Tesla V100 GPU就采用了臺積電的CoWoS封裝技術。

CoS 封裝技術結構相對簡單，芯片直接封裝在基板上，這種簡化結構減少了封裝層次，有助于降低熱阻。同時，由于芯片直接接觸基板，熱量可以有效地從芯片傳導到基板上，再通過基板散熱到環(huán)境中，熱阻較低。如Intel Core i7-8700K 處理器就是采用該封裝方式。

CoS技術旨在通過簡化封裝工藝來降低成本和復雜性，但在高功率散熱應用場景下，CoS中直接接觸的基板可能無法充分處理所有芯片產生的熱量。通常，CoS會在芯片和基板之間增加熱界面材料或直接在基板背面安裝散熱器。此外，由于 CoS技術的簡單結構，熱量從芯片到基板的傳導可能不均勻，會導致出現熱點問題，現有的有機或陶瓷基板散熱能力不能滿足需求，基板材料的選擇和設計對其熱管理性能也至關重要。

這時，常溫下具有2000 W·m^-1K^-1熱導率、優(yōu)異的介電性能以及較低的熱膨脹系數的金剛石熱沉材料出現在人們的視野中，憑借這些無可比擬的優(yōu)勢，越來越受到人們關注。

04金剛石熱沉散熱解決方案

目前，常見的Si、SiC和 GaN等半導體材料熱導率都相對較低，通常不超過 500 W·m^-1K^-1，而大功率電子器件功率密度可達 1000 W·cm^-2；同時，不同功能區(qū)域間的功率密度差異會導致芯片內部溫度分布的不均，局部熱點甚至是芯片平均發(fā)熱功率密度的 5~10倍。

金剛石片或膜是目前自然界存在的最高熱導率熱沉材料，有望將積累的熱量有效導出，達到理想的散熱效果，已被廣泛認為是提高半導體器件散熱能力的未來方案之一。無論是單晶金剛石，還是多晶金剛石，其熱導率均遠大于其他襯底材料，可作為替代其他散熱襯底材料的更優(yōu)方案。

金剛石襯底 GaN-HEMT 器件熱傳輸示意圖[4]。

金剛石與半導體器件的連接方式決定了散熱效果的優(yōu)劣。金剛石若能與半導體材料直接連接，則可充分發(fā)揮金剛石熱導率高的特性，因此直連工藝研究一直是研究熱點。金剛石與半導體的直接連接主要方式有：1）金剛石與半導體間通過沉積工藝實現直接連接；2）金剛石與半導體間通過低溫鍵合實現直接連接。

現有金剛石與半導體器件連接工藝的技術路線圖[4]。

在制備好的半導體器件上直接沉積一層金剛石膜或在器件正面沉積金剛石鈍化層可以提高器件向上的散熱能力，但熱膨脹適配問題仍會導致外延層開裂。同時，CVD工藝沉積金剛石散熱層時，一般需要在高溫（＞700℃）及高濃度的氫等離子體氛圍下，會嚴重刻蝕 Si、SiC 和 GaN等半導體，導致其電學等性能嚴重下降。

為了避免直接外延生長需要的高溫和氫等離子體環(huán)境，先利用外延生長工藝在襯底上沉積半導體材料，然后去除襯底，并與金剛石襯底進行低溫鍵合的方法得到廣泛研究。無論是多晶金剛石，還是單晶金剛石，都可作為低溫鍵合的熱沉基板，這大大降低了制備金剛石襯底的難度；并且半導體外延層和金剛石熱沉基板可在鍵合前獨立制備，這精簡了金剛石基半導體器件的工藝。

低溫鍵合工藝雖然規(guī)避了外延生長的難點，但要求金剛石熱沉基板和半導體外延層表面平整、翹曲度小、表面粗糙度低(＜1 nm)，這對目前加工工藝挑戰(zhàn)較大。此外，直接鍵合時的壓力大小和保壓時間等難以有效控制，導致試樣在鍵合過程中易破碎，良品率較低，尤其是大尺寸的試樣更是難以實現，目前還在實驗室探索階段，僅在毫米尺度的小尺寸芯片上獲得過成功，還無法大規(guī)模應用。

雖然金剛石散熱片最理想的應用方式是與芯片直連，但利用金屬進行芯片與基板間的間接連接封裝，在半導體行業(yè)是一種較成熟的工藝。常用的工藝有使用焊料（錫鉛或無鉛）的軟釬焊、使用低熔點中間層（如金錫共晶合金）的瞬時液相擴散焊和納米銀低溫燒結等方式。

常規(guī)納米銀需加壓燒結，且燒結溫度＞250℃，可成功應用于封裝溫度和使用溫度均較高（通常大于250℃）的SiC和GaN等芯片連接，但無法適用于硅芯片的大面積低溫連接。而納米銀的大面積低溫無壓和低溫低壓燒結技術，是納米銀燒結工藝中的研究熱點和難點，也是未來的關鍵性研究方向。金剛石CoS散熱器件在高功率、高頻等應用中有著廣闊前景。

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