引言

電子封裝技術(shù)在近年來發(fā)展迅速，從單純提供保護(hù)功能轉(zhuǎn)變?yōu)橄到y(tǒng)性能的關(guān)鍵因素。本文探討電子封裝的戰(zhàn)略發(fā)展方向，重點(diǎn)介紹正在塑造其未來的挑戰(zhàn)和創(chuàng)新[1]。

1電子封裝的演變

傳統(tǒng)電子封裝主要服務(wù)于保護(hù)功能，包括機(jī)械保護(hù)（處理和穩(wěn)定性）、環(huán)境保護(hù)（防潮、密封性和防腐蝕）以及熱保護(hù)（散熱、熱沉和熱點(diǎn)減少）。然而，在先進(jìn)封裝方法中，這種重點(diǎn)已經(jīng)發(fā)生了顯著變化。

現(xiàn)代先進(jìn)封裝更注重"服務(wù)"而非僅僅"保護(hù)"?，F(xiàn)代封裝必須高效地實(shí)現(xiàn)芯片之間的電氣連接，有效地供電，并提供穩(wěn)定的測(cè)試和集成平臺(tái)。這種轉(zhuǎn)變代表了行業(yè)對(duì)封裝看法的根本變化——從必要的開銷轉(zhuǎn)變?yōu)橄到y(tǒng)性能的關(guān)鍵推動(dòng)因素。

圖1：封裝優(yōu)先事項(xiàng)從主要保護(hù)功能到性能提升功能的根本轉(zhuǎn)變。

2現(xiàn)代電子系統(tǒng)的日益增長的挑戰(zhàn)

現(xiàn)代電子系統(tǒng)面臨幾個(gè)關(guān)鍵挑戰(zhàn)。隨著系統(tǒng)變得更加復(fù)雜，需要更多相互連接的芯片以實(shí)現(xiàn)各種功能。最大的挑戰(zhàn)之一是管理處理器均勻訪問大型內(nèi)存池的帶寬和延遲。

雖然晶體管在半導(dǎo)體層面繼續(xù)縮小，但芯片尺寸實(shí)際上在增加。這造成了一個(gè)悖論，即最先進(jìn)的芯片在物理上變得更大，盡管各個(gè)組件更小。

圖2：芯片尺寸增加與晶體管微型化的反直覺趨勢(shì)，突出了封裝技術(shù)面臨的挑戰(zhàn)。

芯片尺寸已經(jīng)達(dá)到光刻reticle限制，而interposer（連接多個(gè)芯片的硅基底）已經(jīng)增長到這些限制的2-4倍。interposer和芯片上的布線層數(shù)量大幅增加，增加了復(fù)雜性。即使在像NVIDIA的"Grace+Hopper"這樣的異構(gòu)系統(tǒng)中，組件之間的高速數(shù)據(jù)鏈接仍然是必需的。

3 AI系統(tǒng)中的內(nèi)存瓶頸

人工智能應(yīng)用對(duì)封裝技術(shù)提出了極高要求。神經(jīng)網(wǎng)絡(luò)是AI的核心，而其準(zhǔn)確性需要極深的架構(gòu)和許多隱藏層。例如，殘差網(wǎng)絡(luò)（ResNet）可以擁有超過1,000層，每層都需要大量計(jì)算資源。

神經(jīng)網(wǎng)絡(luò)中的關(guān)鍵操作是向量乘法，特別是乘累加（MAC）功能。由于輸入、權(quán)重和輸出的位精度經(jīng)常超過16位，計(jì)算復(fù)雜度變得極高。

圖3：神經(jīng)網(wǎng)絡(luò)如何運(yùn)作，以及為什么對(duì)內(nèi)存帶寬和計(jì)算資源產(chǎn)生巨大需求。

即使使用今天強(qiáng)大的處理器，系統(tǒng)也必須不斷地在處理器和內(nèi)存之間移動(dòng)輸入、權(quán)重和輸出，造成嚴(yán)重的內(nèi)存瓶頸。這正是封裝創(chuàng)新變得關(guān)鍵的地方——處理器和內(nèi)存之間的帶寬、每比特傳輸能耗和延遲決定了系統(tǒng)性能。統(tǒng)一共享內(nèi)存訪問是關(guān)鍵，而晶圓級(jí)集成提供了一個(gè)有效解決方案。

4  I/O挑戰(zhàn)：為什么芯片仍然很大

將信號(hào)從一個(gè)芯片傳輸?shù)搅硪粋€(gè)芯片在功率、面積和復(fù)雜性方面代價(jià)高昂。現(xiàn)代芯片面臨多項(xiàng)限制：芯片到板的連接數(shù)量有限，板上的布線數(shù)量有限，運(yùn)行在更高頻率的復(fù)雜I/O電路，易出錯(cuò)的通信，必須作為傳輸線處理的板級(jí)布線，以及由于低質(zhì)量PCB布線導(dǎo)致的信號(hào)損失。

圖4：現(xiàn)代芯片到芯片通信的復(fù)雜性，高速I/O占用高達(dá)40%的芯片面積并消耗類似比例的功率。

I/O電路可占據(jù)高達(dá)40%的芯片面積并消耗類似比例的芯片功率，這是系統(tǒng)設(shè)計(jì)中的主要低效環(huán)節(jié)。這解釋了為什么芯片制造商傾向于制造更大的芯片——芯片"逃脫"與另一個(gè)芯片通信的成本如此之高，以至于在單個(gè)芯片上保留更多功能通常更有效率。

5 硅和封裝的縮放

封裝技術(shù)越來越多地借鑒硅制造技術(shù)。趨勢(shì)顯示從基于焊料的鍵合到更先進(jìn)的技術(shù)如熱壓鍵合（TCB）和混合鍵合的明確發(fā)展。

圖5：封裝互連密度如何隨時(shí)間演變，現(xiàn)代鍵合技術(shù)實(shí)現(xiàn)了更精細(xì)的連接間距。

在約50微米鍵合間距以下，傳統(tǒng)的批量回流（焊料鍵合）變得困難。目前，使用TCB或混合鍵合可實(shí)現(xiàn)10微米鍵合間距，而5微米鍵合間距在不久的將來也可實(shí)現(xiàn)。關(guān)鍵挑戰(zhàn)是在組件之間實(shí)現(xiàn)精確的對(duì)準(zhǔn)和疊加公差。

6 需要解決的三個(gè)關(guān)鍵問題

電子封裝行業(yè)必須解決三個(gè)基本挑戰(zhàn)：制造更小的芯片以提高良率——將大芯片分割成更小的chiplet可顯著提高制造良率；改善芯片之間的通信（處理器到處理器和處理器到內(nèi)存）；以及在不產(chǎn)生過多開銷的情況下緊密連接大量chiplet。

圖6：先進(jìn)封裝必須克服的三個(gè)關(guān)鍵挑戰(zhàn)，以實(shí)現(xiàn)下一代電子系統(tǒng)。

7 Chiplet的興起

Chiplet不僅僅是一個(gè)小芯片，而是代表了系統(tǒng)設(shè)計(jì)的范式轉(zhuǎn)變。Chiplet作為芯片設(shè)計(jì)中IP模塊的硬件等效物。Chiplet不能獨(dú)立運(yùn)行，而是需要連接到其他chiplet以形成完整系統(tǒng)。Chiplet本質(zhì)上是異構(gòu)的，在節(jié)點(diǎn)技術(shù)、材料、功能、電壓域和時(shí)鐘速度等方面各不相同。Chiplet可以并排組裝或以3D堆疊方式組裝，或兩者兼而有之。Chiplet需要高效通信且開銷最小，廣泛采用需要開放標(biāo)準(zhǔn)以確保互操作性。

圖7：chiplet的關(guān)鍵屬性，并展示了指導(dǎo)最佳chiplet設(shè)計(jì)的技術(shù)約束。

8 利用精細(xì)間距互連簡化通信

隨著互連間距變得更精細(xì)且芯片放置更靠近，通信協(xié)議可以大幅簡化。不需要復(fù)雜的傳輸線電路與阻抗匹配和信號(hào)調(diào)節(jié)，簡單的RC（電阻-電容）導(dǎo)線連接即可。

圖8：精細(xì)間距互連如何實(shí)現(xiàn)簡化的芯片到芯片通信協(xié)議，減少功率和面積開銷。

這種簡化對(duì)系統(tǒng)設(shè)計(jì)具有深遠(yuǎn)影響。曾經(jīng)消耗大量芯片面積和功率的復(fù)雜I/O電路可大大減少或完全消除。UCLA CHIPS演示的SuperCHIPS I/O協(xié)議完全適合連接凸點(diǎn)下方，使芯片到芯片通信幾乎與片上通信一樣高效。

9 封裝簡化和現(xiàn)代化

當(dāng)前的封裝方法變得越來越復(fù)雜，具有多個(gè)層次結(jié)構(gòu)和許多異質(zhì)材料。這種復(fù)雜性在可靠性、熱管理、供電、測(cè)試和制造方面帶來挑戰(zhàn)。

圖9：當(dāng)前復(fù)雜封裝方法的眾多問題，包括CTE不匹配、可靠性問題和制造挑戰(zhàn)。

行業(yè)需要簡化封裝，同時(shí)使其在國內(nèi)制造具有成本效益。建議的替代方案是通過封裝簡化和模塊化實(shí)現(xiàn)縮減。

圖10：簡化封裝設(shè)計(jì)的愿景，在減少復(fù)雜性和制造挑戰(zhàn)的同時(shí)保持性能。

這一愿景包括：在單一基底上構(gòu)建的簡單單層封裝，具有低于10微米的鍵合間距和類似CMOS的布線；具有集成高容量熱和供電解決方案的雙面封裝；以及具有內(nèi)置測(cè)試和修復(fù)能力的集成設(shè)計(jì)自動(dòng)化。

10NAPMP方法：縮減和擴(kuò)展

美國國家先進(jìn)封裝制造計(jì)劃（NAPMP）提出了推進(jìn)封裝技術(shù)的兩方面方法。

圖11：NAPMP對(duì)先進(jìn)封裝的綜合方法，包括縮減、擴(kuò)展和集成策略。

該方法包括：通過將封裝特征縮小到接近單片級(jí)別來實(shí)現(xiàn)縮減，使封裝特征接近單片CMOS芯片頂層特征，將芯片連接到封裝的間距接近芯片上的最終通孔間距，并將芯片間距離減少到接近單片芯片上IP模塊之間的間距。擴(kuò)展涉及增加封裝上緊密連接的芯片數(shù)量，容納更緊密堆疊的異構(gòu)芯片，解決供電、熱散發(fā)和外部連接挑戰(zhàn)，以及為多樣化的chiplet開發(fā)標(biāo)準(zhǔn)。最后，該方法旨在通過設(shè)計(jì)類似于單片芯片的chiplet和子組件，以及不受限制地混合節(jié)點(diǎn)、材料和技術(shù)，模糊單片芯片和異構(gòu)封裝之間的界限。

11 先進(jìn)制造技術(shù)

實(shí)現(xiàn)先進(jìn)封裝的愿景需要制造工藝的創(chuàng)新。幾項(xiàng)關(guān)鍵技術(shù)正在實(shí)現(xiàn)這一轉(zhuǎn)變。

先進(jìn)封裝的光刻需求與CMOS器件制造有顯著不同。

圖12：先進(jìn)基底的專用光刻要求，并預(yù)測(cè)了到2032年的互連間距縮放。

主要要求包括：不需要拼接的大面積圖形制作，處理由多層布線導(dǎo)致的顯著翹曲，以及精確的芯片附著對(duì)準(zhǔn)。300毫米直徑的硅晶圓是非常有吸引力的先進(jìn)基底——硅互連fabric（Si-IF）方法利用標(biāo)準(zhǔn)硅制造基礎(chǔ)設(shè)施進(jìn)行封裝。

對(duì)于以精細(xì)間距將chiplet連接到基底，熱壓鍵合提供了一種可行方法。

圖13：用于將chiplet附著到硅基底的兩階段銅對(duì)銅熱壓鍵合工藝，實(shí)現(xiàn)精細(xì)間距連接。

該工藝包括：甲酸蒸氣清潔后精確對(duì)準(zhǔn)dielet，在較低溫度（120°C）下初始粘合約10秒，然后在300°C下以100MPa壓力進(jìn)行1小時(shí)的批量退火。這種方法使每小時(shí)可處理超過1000個(gè)單元，使精細(xì)間距assembly在經(jīng)濟(jì)上可行。

創(chuàng)建完整系統(tǒng)需要將多個(gè)chiplet組裝到基底上。

圖14：帶有240個(gè)dielet的100毫米硅IF assembly，并展示了鍵合assembly的橫截面。

這種方法實(shí)現(xiàn)了：完全填充、密集互連的多晶圓、多面板assembly；在硅互連fabric晶圓上組裝數(shù)千個(gè)dielet；100-200微米的芯片厚度目標(biāo)；從10微米開始并發(fā)展到1微米的鍵合間距目標(biāo)；以及通過SuperCHIPS協(xié)議的dielet到dielet通信。

12 熱管理挑戰(zhàn)

隨著系統(tǒng)變得更加集成和強(qiáng)大，熱管理面臨日益增長的挑戰(zhàn)。

圖15：高性能計(jì)算、3D堆疊和便攜式應(yīng)用中的熱挑戰(zhàn)分類。

必須解決三種不同的熱管理挑戰(zhàn)。高性能計(jì)算和數(shù)據(jù)中心應(yīng)用具有1-3 W/mm2的熱通量，熱擴(kuò)散能力有限，操作溫度為85-105°C，可能需要浸沒冷卻、沸騰或兩相冷卻。3D堆疊熱提取面臨從棧內(nèi)部散熱的困難，微通道冷卻存在可靠性挑戰(zhàn)。便攜式和醫(yī)療應(yīng)用的熱通量較為適中（數(shù)十毫瓦），但體熱顯著，出汗導(dǎo)致不適，溫度必須控制在遠(yuǎn)低于體溫的水平。

對(duì)于高熱通量，兩相冷卻是必不可少的。

圖16：為什么兩相冷卻對(duì)高性能計(jì)算應(yīng)用是必需的，熱傳遞系數(shù)要求遠(yuǎn)超空氣或液體冷卻能力。

在硅互連fabric上使用閃蒸冷卻等創(chuàng)新方法提供了有希望的解決方案。

圖17：閃蒸冷卻技術(shù)在密集封裝的chiplet assembly中管理熱負(fù)荷的實(shí)現(xiàn)。

對(duì)于3D堆棧，行業(yè)正從自然界獲取靈感。

圖18：仿生學(xué)方法在熱管理中的應(yīng)用，比較了大象的冷卻機(jī)制與電子冷卻策略。

與其嘗試在3D堆棧內(nèi)使用復(fù)雜的微流體冷卻通道（類似于血液循環(huán)），建議采用側(cè)向熱提取與橫向散熱器。超薄3D層夾在具有高橫向?qū)嵝缘膶又g，有效地將熱量傳遞到邊緣進(jìn)行散熱。

13 結(jié)論

電子封裝的未來在于從傳統(tǒng)封裝方法轉(zhuǎn)向模糊芯片和封裝之間界限的先進(jìn)集成技術(shù)。通過解決互連密度、chiplet集成、熱管理和制造可擴(kuò)展性方面的挑戰(zhàn)，行業(yè)可以實(shí)現(xiàn)系統(tǒng)性能和效率的提高。

戰(zhàn)略方向明確：在增強(qiáng)封裝功能的同時(shí)簡化封裝，縮小特征尺寸的同時(shí)擴(kuò)展集成能力，開發(fā)使這些先進(jìn)系統(tǒng)能夠經(jīng)濟(jì)生產(chǎn)的制造工藝。隨著材料、工藝和設(shè)計(jì)方法的持續(xù)創(chuàng)新，電子封裝將繼續(xù)從保護(hù)演變?yōu)樾阅芴嵘蔀橄乱淮娮酉到y(tǒng)中更加重要的元素。

參考文獻(xiàn)

[1] S. S. Iyer, "Strategic Directions for Electronics Packaging," presented at the 2025 International Symposium on VLSI Technology, Systems and Applications (VLSI-TSA), Hsinchu, Taiwan, Apr. 21-24, 2025.

END

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